MC100EP40 は、3 ステート位相周波数ディテクタで、ロックでの位相および周波数の差を最小限にする必要のある位相ロック・ループ・アプリケーションを意図しています。高度な設計によりディテクタのデッド・ゾーンを大幅に低減します。正しく動作させるため、R および V 入力の入力エッジ・レートは 5 ns 未満にしてください。3.3 V / 5 V 電源と連携する設計です。 リファレンス (R) 入力とフィードバック (FB) 入力の周波数および/または位相が同じでない場合、差動 UP (U)/DOWN (D) 出力により求まるパルス列を引いて統合すると、VCO の制御のためのエラー電圧が求まります。 リファレンス (R) およびフィードバック (FB) 入力が 80 pS 以下の位相差になると、位相ロック検出ピンは高状態別にロックを示します。図 2 に示すように、VTX (VTR、VTRbar、VTFB、VTFBbar) ピンは、50 ライン・インピーダンス環境の内部終端ネットワークを提供します。VTX ピンには VCC-2 V の外部シンク電源が必要です。差動 VTR および VTR (または VTFB および VTFBbar) の 2 つを一緒に短絡させると、LVDS 信号レシーバ終端と互換性のある 100 の終端抵抗になります。ロジック・デバイスの終端について詳しくは、AND8020 をご覧ください。 内部的に生成された電圧源である VBB ピンは、このデバイスでのみ使用できます。シングルエンド入力状態では、使用されていない差動入力は、スイッチング・リファレンス電圧として VBB に接続されます。また、VBB が AC 結合入力を再バイアスすることもあります。使用しているときは、0.01 F キャパシタ経由で VBB と VCC の結合を解除し、電流のソースまたはシンクを 0.5 mA に制限します。使用していないときは、VBB は必ずオープンのままにします。 位相ロック・ループの動作について詳しくは、AND8040 を参照してください。無信号の状況下では差動入力に特別な配慮が必要です。
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